Google đề xuất AI làm giải pháp cho thiết kế chip AI nhanh hơn

Một trong những khía cạnh khó nhất của thiết kế chip là tìm ra cách đóng gói nhiều mạch hơn vào một diện tích nhỏ hơn trong khi duy trì năng lượng, tốc độ và hiệu quả năng lượng.

Cân nhắc rằng hàng nghìn thành phần phải được đóng gói trên một con chip nhỏ bằng móng tay, điều này có thể khó khăn. Vấn đề là có thể mất vài năm để thiết kế một con chip và thế giới máy học và trí tuệ nhân tạo (AI) di chuyển nhanh hơn nhiều so với thế giới này.

Trong một thế giới lý tưởng, bạn muốn một con chip được thiết kế đủ nhanh để tối ưu hóa cho những thách thức AI ngày nay, chứ không phải những thách thức AI của vài năm trước. 

Giờ đây, Google của Alphabet đã đề xuất một giải pháp AI có thể thúc đẩy sự phát triển nội bộ của các chip của riêng mình. Giải pháp? Để đào tạo các chip AI tự thiết kế. 

Rút ngắn chu kỳ thiết kế chip AI

Trong một bài báo nghiên cứu được đăng lên Arxiv vào ngày 23 tháng 3, nó được mô tả cách các nhà nghiên cứu “tin rằng chính AI sẽ cung cấp phương tiện để rút ngắn chu kỳ thiết kế chip, tạo ra mối quan hệ cộng sinh giữa phần cứng và AI, với mỗi tiến bộ cai khac,"

Nghiên cứu mô tả cách một chương trình học máy có thể được sử dụng để đưa ra quyết định về cách lập kế hoạch và bố trí mạch của chip, với thiết kế cuối cùng tốt bằng hoặc tốt hơn so với thiết kế nhân tạo.  

Theo Jeff Dean, người đứng đầu bộ phận nghiên cứu AI của Google, chương trình này hiện đang được sử dụng nội bộ cho các dự án thiết kế chip thám hiểm. Công ty đã nổi tiếng với việc phát triển một dòng phần cứng AI trong nhiều năm, bao gồm Bộ xử lý căng (TPU) để xử lý AI trong các máy chủ của mình. 

Thử thách thiết kế chip

Lập kế hoạch cho mạch của chip, thường được gọi là “vị trí” hoặc “quy hoạch tầng”, rất tốn thời gian. Và khi các con chip liên tục cải tiến, các thiết kế cuối cùng rất nhanh chóng trở nên lỗi thời và mặc dù được thiết kế để kéo dài từ hai đến năm năm, nhưng các kỹ sư luôn có áp lực và yêu cầu phải giảm thời gian giữa các lần nâng cấp. 

Sơ đồ tầng liên quan đến việc đặt các khối logic và bộ nhớ, hoặc các cụm theo cách tối đa hóa sức mạnh và hiệu suất trong khi đồng thời giảm thiểu dấu chân. Điều này đã đủ thách thức, tuy nhiên, quá trình này càng trở nên khó khăn hơn bởi thực tế là tất cả điều này phải diễn ra trong khi các quy tắc về mật độ của các kết nối được tuân thủ đồng thời. 

Ngay cả với các công cụ và quy trình tiên tiến hiện nay, các kỹ sư của con người vẫn cần hàng tuần thời gian và nhiều lần lặp lại để tạo ra một thiết kế chấp nhận được cho một chip AI.  

Tổng quan về tối ưu hóa vị trí cho các vị trí mục tiêu cho đồ thị TensorFlow, danh sách mạng ASIC và FPGA. Hình ảnh được ghi có cho Google Brain

Sử dụng AI để lập kế hoạch tầng chip

Tuy nhiên, nghiên cứu của Google được cho là đã tạo ra những cải tiến lớn cho quá trình này. Trong bài báo của Arxiv, các kỹ sư nghiên cứu Anna Goldie và Azalia Mirhoseini tuyên bố đã thiết kế một thuật toán học cách đạt được vị trí tối ưu của mạch chip. Nó thực hiện điều này bằng cách nghiên cứu các thiết kế chip hiện có để sản xuất chip của riêng mình. 

Theo Goldie và Mirhoseini, nó có thể làm được điều này trong một phần nhỏ thời gian mà các nhà thiết kế con người yêu cầu và có khả năng phân tích hàng triệu khả năng thiết kế chứ không phải hàng nghìn. Điều này cho phép nó đưa ra các thiết kế chip không chỉ sử dụng những phát triển mới nhất mà còn rẻ hơn và nhỏ hơn.

Nhiệm vụ lặp đi lặp lại dẫn đến hiệu suất cao hơn

Trong quá trình nghiên cứu của họ, bộ đôi đã mô hình hóa vị trí đặt chip như một vấn đề học tập củng cố. Những hệ thống này, không giống như những hệ thống học sâu thông thường, học bằng cách làm thay vì đào tạo trên một tập dữ liệu lớn. Họ điều chỉnh các thông số trong mạng của mình theo "tín hiệu phần thưởng" được gửi khi họ thành công trong một nhiệm vụ.

Trong trường hợp thiết kế chip, tín hiệu phần thưởng là một thước đo tổng hợp của việc giảm năng lượng, giảm diện tích và cải thiện hiệu suất. Kết quả là, chương trình trở nên tốt hơn trong nhiệm vụ của nó khi nó thực hiện nhiều lần hơn. 

Giải pháp cho định luật Moore 

Nếu nghiên cứu này hứa hẹn như những gì các nhà nghiên cứu của Google tin tưởng, thì nó có thể đại diện cho một giải pháp cho Định luật Moore — khẳng định rằng số lượng bóng bán dẫn trên một con chip tăng gấp đôi cứ sau một đến hai năm — bằng cách đảm bảo tính duy trì của nó. Vào những năm 1970, chip nói chung có khoảng vài nghìn bóng bán dẫn. Ngày nay, một số lưu trữ hàng tỷ người trong số họ.